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在一些實施例中,第二鈍化層的厚度為約200Å至約9,000Å。 在一些實施例中,導電墊、介電層、第一鈍化層以及第二鈍化層的總厚度為約30,000Å至約40,000Å。 在硬式罩幕層被省略的一些實施例中,光阻層直接沉積在導電層上。 當前驅物的流速受到控制時,例如硬度、折射率或消光係數之性質可獲得令人滿意的控制。 在操作108中,藉由光微影操作以及蝕刻操作圖案化金屬層230,藉以形成複數個金屬墊232。

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特別地,藉由依序配置之第二、第三及第四鈍化層240、242與244,複合鈍化層具有低熱應力與高斷裂韌性,因而可減少基板翹曲。 張慶全 此外,複合鈍化層具有足夠的機械強度,以避免在封裝製程中在鈍化層內的破裂。 在操作104中,去除第一鈍化層220之一部分以形成第一開口221,並且介電層214與導電層(例如上金屬連接器215)經由第一開口221露出。 張慶全醫生 介電層214形成於上金屬化層212上。

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在一些實施例中,第二鈍化層包括與介電層不同的材料。 介電層106做為電性阻障,避免或減少帶電粒子的電荷到達導電墊104。 藉由減少或避免電荷到達導電墊104,天線效應破壞半導體裝置100之主動裝置的衝擊可減少或消除。 相較於第一鈍化層108,介電層106具有較低的似型性,即增加的厚度變化。 張慶全 在一些實施例中,導電墊104之側壁上方的介電層106之厚度與導電墊104之上表面上方的介電層106之厚度差異約5%至約10%。

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張慶全 在一些實施例中,方法更包含形成氮化物系鈍化層於第二氧化物系鈍化層之上。 張慶全醫生 在操作126中,形成凸塊下冶金(under bump metallurgy,UBM)層280於第四開口272內及第二緩衝層270之上。 在又一些其他實施例中,第二鈍化層240之減折模數可等於、小於或大於第四鈍化層244之減折模數。 在一些實施例中,第二、第三及第四鈍化層240、242與244可具有相似或相同的熱膨脹係數,使得當回焊操作進行時,在二相鄰鈍化層之間可達到適當的黏著力。

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例如:在一些例子中,在導電墊之側壁上的介電層之厚度,明顯薄於在導電墊之上表面上方的介電層之厚度。 相反地,藉由高密度電漿化學氣相沉積所沉積的層,在導電墊的上表面和側壁上將具有實質相同的厚度。 張慶全 隨著技術節點的減少,導電墊之間的間距也縮減。

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在一些實施例中,蝕刻製程為乾式蝕刻製程。 在一些實施例中,使用化學機械平坦化製程以及蝕刻製程之組合,以暴露出導電墊的一部份。 張慶全醫生 張慶全醫生 例如:在一些實施例中,化學機械平坦化製程用來暴露出導電墊的上表面,然後蝕刻製程用來暴露出導電墊的側壁之一部份。

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若用來沉積介電層106的沉積製程會產生帶電粒子,此沉積製程僅產生極少量的帶電粒子,而可降低天線效應破壞與內連結構102電性連接之半導體裝置100的主動裝置之風險。 在一些實施例中,進行第一氧化物系鈍化層之沉積,使得第一氧化物系鈍化層之厚度大於第三氧化物系鈍化層之厚度。 在一些實施例中,藉由使用矽烷與一氧化二氮作為前驅物而進行第二氧化物系鈍化層及第三氧化物系鈍化層之沉積。 在一些實施例中,使用矽烷與氧氣作為前驅物而進行第一氧化物系鈍化層之沉積。

  • 在一些實施例中,在化學機械平坦化製程前,高分子層沉積於半導體裝置300”上方。
  • 介電層106做為電性阻障,避免或減少帶電粒子的電荷到達導電墊104。
  • 在一些實施例中,主動裝置位於與上述內連結構相同之晶粒或封裝上。
  • 張慶全 隨著技術節點的減少,導電墊之間的間距也縮減。
  • 在一些實施例中,第二鈍化層包括與介電層相同的材料。
  • 另方面,醫管局雖然當他們是私家病人收費,但由於收不足,故做一個、蝕一個,「是雙輸局面」。
  • 在操作122中,形成後鈍化互連(post passivation interconnection,PPI)層260於第一緩衝層250與第一金屬墊234之上。

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然後,形成第二氧化物系鈍化層於第一氧化物系鈍化層之上。 張慶全 第二氧化物系鈍化層具有硬度小於第一氧化物系鈍化層之硬度。 張慶全醫生 圖3C繪示半導體裝置300”進行後續暴露出導電墊104的一部份之剖面圖。 半導體裝置300”類似於半導體裝置300’、半導體裝置300以及半導體裝置100,且相同的元件具有相同的元件符號。 相較於半導體裝置100,半導體裝置300”包括導電墊104暴露出的上表面120。

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在一些其他實施例中,一氧化二氮的流速在從約12000sccm到約20000sccm之範圍內。 在一些實施例中,總厚度T2為約35,000Å。 介電層106的厚度為約1Å至約15,000Å。 介電層106的厚度係基於在沉積第一鈍化層108時期望的電荷累積量來選擇。 張慶全 當沉積第一鈍化層108時期望的電荷累積量增加,介電層106的厚度則增加。

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張慶全 在一些實施例中,導電墊104的上表面120係藉由化學機械平坦化製程或蝕刻製程而暴露出來。 介電層106保留於第一鈍化層108和導電墊104之間,保持電性絕緣以減少或避免天線效應。 在一些實施例中,在化學機械平坦化製程前,高分子層沉積於半導體裝置300”上方。